Artikel-ID: 000091946 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.02.2023

Warum fehlen dem Intel® Stratix® 10-L-Kachel und H-Kachel Avalon® Streaming-Intel® FPGA IP für das PCI-Express*-Designbeispiel zwei Setup-Takte in der Timing Analyzer Setup-Zusammenfassung?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.2 fehlen in der Setup-Zusammenfassung die folgenden Takte beim Kompilieren der L-Kachel und der H-Kachel Avalon® Streaming Intel® FPGA IP für PCI Express* für Intel® Stratix® 10 FPGA Geräte.

    • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
    • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

     

     

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 22.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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