Artikel-ID: 000091918 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.08.2023

Warum ist der 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel® Stratix® 10 FPGA IP nicht konform mit dem PCS-Übertragungscode-Gruppenzustandsdiagramm, das in IEEE 802.3 Abschnitt 36 geschrieben wurde, wenn /I2/ Bestellter Satz gesendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP kann es vorkommen, dass im 1GbE-Modus die falsche Ausführungsdisparität /I2/ Ordered Set angezeigt wird.

    Gemäß IEEE 802.3 Abschnitt 36 sollte /I2/ Ordered Set während der Leerlaufdauer /K28.5-/D16.2+/ sein.

    Die 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP kann jedoch eine invertierte laufende Disparität der /I2/ Ordered Set erzeugen, die /K28.5+/D16.2-/ ist.

    Lösung

    Zur Behebung dieses Problems ist ein Patch für die Intel® Quartus® Prime Pro Edition Software Version 21.2 verfügbar.

    Laden Sie Patch 0.45 über die folgenden Links herunter und installieren Sie es:

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 TX
    เอฟพีจีเอ Intel® Stratix® 10 GX

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