Warum schlägt die Intel® Quartus® Prime Pro-Kompilierung während der Analyse- und Synthesephase fehl, wenn im F-tile SDI II Intel® FPGA IP Designbeispiel mit aktivierter AXIS-VVP Full kein Entwicklungskit ausgewählt ist?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.2 wird während Intel® Quartus® Prime Pro-Kompilierung die folgende Fehlermeldung angezeigt, wenn das F-tile SDI II Intel® FPGA IP Beispieldesign mit aktivierter AXIS-VVP Full und No Development Kit ausgewählt ist:

• Fehler(20521): Der Eingabe-Refclk von IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll wird von einer illegalen Quelle gesteuert: einer virtuellen Pin. Die Quelle eines IOPLL-Refclks muss entweder ein anderer IOPLL- oder ein dedizierter Refclk-Eingangspin sein

Um dieses Problem zu umgehen, kommentieren Sie bei Auswahl von No Development Kit in F-tile SDI II Intel® FPGA IP Design Example with AXIS-VVP Full enabled, die Zeile <set_instance_assignment -name VIRTUAL_PIN ON -to clk_3a_gpio_p_2> in den Dateieinstellungen der Intel® Quartus®Einstellungsdatei (QSF) und kompilieren Sie das Design neu.

Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.