Warum schlägt die Quartus® Prime Pro-Kompilierung während der Analyse- und Synthesephase fehl, wenn im F-tile SDI II IP-Designbeispiel kein Entwicklungskit ausgewählt ist und AXIS-VVP Full aktiviert ist?

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.2 wird während der Kompilierung von Quartus® Prime Pro die folgende Fehlermeldung angezeigt, wenn das F-tile SDI II IP-Beispieldesign mit aktiviertem AXIS-VVP Full und No Development Kit (Kein Entwicklungskit ausgewählt) generiert wird:

• Fehler(20521): Der Eingabe-Refclk von IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll wird von einer illegalen Quelle gesteuert: einer virtuellen Pin. Die Quelle eines IOPLL-Refclks muss entweder ein anderer IOPLL- oder ein dedizierter Refclk-Eingangspin sein

Um dieses Problem zu umgehen, kommentieren Sie bei Auswahl von No Development Kit in F-tile SDI II IP Designbeispiel mit aktiviertem AXIS-VVP Full die Zeile <set_instance_assignment -name VIRTUAL_PIN ON -to clk_3a_gpio_p_2> in den Einstellungen der Datei Quartus® Settings File (QSF) und kompilieren Sie das Design neu.

Dieses Problem wurde ab Version 25.1 der Quartus® Prime Pro Edition-Software behoben.