Artikel-ID: 000091595 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 09.05.2023

Warum schlägt die F-Tile JESD204C Intel Agilex® 7 FPGA IP-Design-Beispielsimulation fehl, wobei rx_gb_underflow_err bestätigt werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • ModelSim*-Intel® FPGA Edition Software
  • Questa*-Intel® FPGA Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der ModelSim*-Intel® FPGA Edition 2021.4 und Questa* Intel® FPGA Edition 2022.1 führt eine Abweichung der rx_phy_clk Frequenz dazu, dass das Signal rx_gb_underflow_err bestätigt wird.
    Dieses Problem wird nur in der folgenden Variante beobachtet:
    L = 16, M = 8, F = 2, DATENRATE/L = 32000.000000 Mbit/s, FCLK_MULP = 1, WIDTH_MULP = 4

    Lösung

    Dieses Problem wirkt sich auf Intel® Quartus® Prime Software IP-Versionen 22.2 und 22.3 aus.

    Um dieses Problem zu umgehen:

    Führen Sie für ModelSim* die Simulation mit v2022.1 anstelle von v2021.4 aus.
    Führen Sie für Questa* die Simulation mit v2021.3 statt v2022.1 aus.

    Dieses Problem wurde in der ModelSim* Intel® FPGA Edition und Questa* Intel® FPGA Edition 22.4 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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