Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.2 kann der F-Kachel-Ethernet-Multirate-Intel® FPGA IP Zeitverstöße bezüglich seiner i_reconfig_clk Domain haben.
Diese halten Verletzungen wie in der Synopsys Design Constraint (. sdc) Timing-Berichte werden in der Regel mit einem "Zu Knoten"-Pfad mit "pld_avmm2_clk_rowclk.reg" angezeigt und ähneln dem folgenden Format:
eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg
Lösung
Um dieses Problem zu beheben, kompilieren Sie das Design mit mehreren Seeds , bis ein übergebener Seed gefunden ist.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.