Artikel-ID: 000091477 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 12.09.2023

Warum schlägt das Low Latency Ethernet 10G MAC Intel® FPGA IP Designbeispiel bei der Kompilierung fehl?

Umgebung

  • Intel® Quartus® Prime Design Software
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.1 kann das Low Latency Ethernet 10G MAC Intel® FPGA IP Designbeispiel, das mit dem vordefinierten 10GBase-R Beispieldesign generiert wurde, nicht mit der Fehlermeldung kompiliert werden, wie unten gezeigt.

    Fehler: Fehler beim Öffnen von /alt_em10g32_0_EXAMPLE_DESIGN/LL10G_10GBASER/rtl/address_dec/ip/address_dec/address_dec_merlin_mstr_trans_0.ip.

    Lösung

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Arria® V FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Stratix® V FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.