Artikel-ID: 000091371 Inhaltstyp: Errata Letzte Überprüfung: 22.08.2023

Warum sehe ich Verbindungsprobleme bei der Verwendung der F-Tile Serial Lite IV Intel® FPGA IP FHT PMA-Varianten bei NRZ F50G und PAM4 F100G?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.2 können Verbindungsprobleme auftreten, wenn Sie die PMA-Varianten F-Tile Serial Lite IV Intel® FPGA IP FHT bei NRZ F50G und PAM4 F100G verwenden, wenn Sie die Designbeispiel-Systemkonsole TCL ausführen.

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 22.2 zu umgehen, ersetzen Sie nach dem Generieren des F-Tile Serial Lite IV Intel® FPGA IP Designbeispiels den Ausdruck für die Berechnung der Lanes, wie unten in der Datei ed_hwtest/system_console/sliv_ftile.tcl gezeigt.

    FHT NRZ 48G-58G:

    proc wait_for_pcs_ready { } {

    ...

    Zeile 201 : Satz actual_lane $lanes → Satz actual_lane [expr $lanes >> 1]

    ...

    }

    proc sl4_link_init_int_lpbk {val} {

    ...

    Zeile 1071 : Satz real_lanes $lanes → Satz real_lanes [expr $lanes >> 1]

    ...

    }

    FHT PAM4 96G-116G:

    proc wait_for_pcs_ready { } {

    ...

    Zeile 199: Satz actual_lane [Expr $lanes >> 1] → Set actual_lane [Expr $lanes >> 2]

    ...

    }

    proc sl4_link_init_int_lpbk {val} {

    ...

    Zeile 1068: Satz real_lanes [expr $lanes >> 1] → Set real_lanes [expr $lanes >> 2]

    ...

    }

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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