Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.2 kann es vorkommen, dass das E-Tile Hard IP for Intel® FPGA IP Ethernet generierte Designbeispiel mit ausgewähltem QSYS als Designumgebungsmodus nicht kompiliert und simuliert werden kann, mit der folgenden Fehlermeldung. Möglicherweise sehen Sie einen Hardwarefehler für das QSYS-Modus-Designbeispiel, das erfolgreich kompiliert werden kann. Die Fehlermeldungen variieren je nach IP-Einstellungen.
Beispiel für Intel® Quartus® Prime Pro-Kompilierungsfehler und Warnmeldung:
- Fehler (13458): Verilog HDL Continuous Assignment Fehler bei alt_ehipc3_hw.v(423): Objekt "o_sl_tx_ready_1" auf der linken Seite der Zuweisung muss einen Netztyp haben
- Fehler (129001): Der Eingangsport REFCLK am Atom "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.fourteennm_pll", das ein fourteennm_iopll Primitiv ist, ist nicht legal angeschlossen und/oder konfiguriert
- Warnung(16788): Net "i_clk_ref_0" hat keinen Treiber bei alt_ehipc3_hw.v(260)
- Warnung(16788): Net "i_sl_clk_tx_0" hat keinen Treiber bei alt_ehipc3_hw.v(272)
Beispiel für eine Simulationsfehlermeldung:
- Fehler (unterdrückbar): ./basic_avl_tb_top.sv(175): (vopt-2912) Port 'i_clk_ref' in Modul 'ex_25G' nicht gefunden (erste Verbindung)
- Fehler (unterdrückbar): ./basic_avl_tb_top.sv(196): (vopt-2912) Port 'i_sl_clk_tx' im Modul 'ex_25G' nicht gefunden (3. Verbindung)
Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software v22.2 zu umgehen, generieren Sie das Designbeispiel im Modus NATIVE Design Environment.
Dieses Problem wurde in Version 22.3 Intel® Quartus® Prime Pro Edition Software behoben.