Artikel-ID: 000091063 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 10.06.2025

Fehler (13452): Verilog HDL Module Instanziierungsfehler: Modul "altera_emif_arch_nd_bufs" hat keinen Parameter namens "PORT_MEM_CK_BIDIR_WIDTH"

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software v22.1 und früher kann dieser Fehler auftreten, nachdem Sie die externen Speicherschnittstellen Stratix® 10 FPGA IP-Kern von einer früheren Quartus® Prime Pro Edition-Softwareversion aktualisiert haben.

Der Fehler tritt auf, wenn ein Design mehr als eine Instanz der External Memory Interfaces Stratix® 10 FPGA IP Core enthält und nicht alle auf die gleiche Version der Quartus® Prime Pro Edition-Software aktualisiert wurden.

Lösung

Um dieses Problem zu umgehen, aktualisieren Sie alle Instanzen der External Memory Interfaces Stratix® 10 FPGA IP Core auf die gleiche Version der Quartus® Prime Pro Edition-Software.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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