Artikel-ID: 000091063 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 15.06.2022

Fehler (13452): Verilog HDL-Modul-Instanziierungsfehler: Das Modul "altera_emif_arch_nd_bufs" hat keinen Parameter namens "PORT_MEM_CK_BIDIR_WIDTH"

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v22.1 und früher wird dieser Fehler möglicherweise nach einem Upgrade der External Memory Interfaces Intel® Stratix® 10 FPGA IP-Kern von einer früheren Intel® Quartus® Prime Pro Edition Software-Version angezeigt.

    Der Fehler tritt auf, wenn ein Design mehr als eine Instanz der externen Speicherschnittstellen Intel® Stratix® 10 FPGA IP-Kern enthält und nicht alle auf die gleiche Version der Intel® Quartus® Prime Pro Edition Software aktualisiert wurden.

    Lösung

    Um dieses Problem zu beheben, aktualisieren Sie alle Instanzen der externen Speicherschnittstellen Intel® Stratix® 10 FPGA IP-Kern auf die gleiche Version der Intel® Quartus® Prime Pro Edition Software.
    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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