Artikel-ID: 000090990 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 28.02.2023

Warum werden beim Einsatz des Intel® Agilex™ 7 FPGA P-Tile Simulationsfehler beim Kompilieren der Multikanal-DMA-Intel® FPGA IP für PCI Express-Testbench im Cadence Xcelium Simulator angezeigt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wie in Tabelle 34 angegeben. Unterstützte Simulatoren für MCDMA IP P-Tile der Mehrkanal-DMA-Intel® FPGA IP für PCI Express Design Beispiel Benutzerhandbuch, der Cadence Xcelium Simulator wird nicht unterstützt, wenn die Simulation dieser IP-Konfiguration mit Cadence Xcelium versucht wird, wird der folgende Fehler angezeigt:

    >./xcelium_setup.sh $
    ~~~~~
    xwässab: *W, DSESTALL: Dieses SystemVerilog-Design wird gemäß IEEE 1800-2009 SystemVerilog-Simulationssemantik simuliert. Verwenden Sie die Option -disable_sem2009 für das Ausschalten der SV 2009 Simulationssemantik.
    xwässab: *F, AKTUALISIEREN: Zeitskalierungsrichtlinie fehlt in einem oder mehreren Modulen.
    xmsim: 20.03-s005: (c) Copyright 1995-2020 Cadence Design Systems, Inc.
    xmsim: *F, NOSNAP: Snapshot "pcie_ed_tb.pcie_ed_tb" ist in den Bibliotheken nicht vorhanden.

     

     

    Lösung

    Die Unterstützung für den Cadence Xcelium Simulator dieser IP-Konfiguration ist für eine zukünftige Veröffentlichung der Intel® Quartus® Prime Pro Edition Software geplant.

    Um dieses Problem mit der bestehenden IP-Version zu beheben, stellen Sie bitte sicher, dass ein unterstützter Simulator verwendet wird.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der F-Reihe
    Intel® Agilex™ Development Kit DK-DEV-AGF014E2ES der F-Reihe
    Intel® Agilex™ Development Kit DK-DEV-AGF014EA der F-Reihe

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