Aufgrund eines bekannten Problems, das im Intel® Agilex™ ES-Geräte-Errata-Blatt und in den Benutzerrichtlinien (ES-1069) beschrieben ist. Bei der Verwendung des P-Tile Avalon® Streaming-Intel® FPGA IP für PCI Express wird das PCI-Express-Gerätestatusregister (Offset 0x07Ah-Bit [5]: Transaktionen ausstehendes Bit) für jede der virtuellen Funktionen (VF) als Write-1-to-Clear-Statusregister (RW1C) implementiert. Die PCI-Express-Basisspezifikationsrevision 4.0 Version 1.0 besagt, dass dieses Register als lesegeschützt (RO) implementiert werden muss, wenn die Multifunktionsfunktion aktiviert ist. Dieses Problem führt nicht zu Funktionsausfällen.
Es ist nicht geplant, dieses Problem zu beheben. Um dieses Problem zu umgehen, kann die Anwendungslogik das Configuration Intercept Interface (CII) oder die Direct User Avalon® Memory-Mapped Interface verwenden, um die Konfigurationszugriffe auf dieses Register zu ändern.
