Artikel-ID: 000090985 Inhaltstyp: Errata Letzte Überprüfung: 03.04.2023

Warum bleibt das anstehende Transaktionsbit für virtuelle Funktionen beibehalten, während das P-Tile Avalon® Streaming Intel® FPGA IP für PCI Express verwendet wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Schnittstellen

Apple family*

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines bekannten Problems, das im Intel Agilex® 7 ES Geräte-Errata-Blatt und in den Benutzerrichtlinien (ES-1069) beschrieben ist. Bei der Verwendung des P-Tile Avalon® Streaming-Intel® FPGA IP für PCI Express wird das PCI-Express-Gerätestatusregister (Offset 0x07Ah-Bit [5]: Transaktionen ausstehendes Bit) für jede der virtuellen Funktionen (VF) als Write-1-to-Clear-Statusregister (RW1C) implementiert. Die PCI-Express-Basisspezifikationsrevision 4.0 Version 1.0 besagt, dass dieses Register als lesegeschützt (RO) implementiert werden muss, wenn die Multifunktionsfunktion aktiviert ist. Dieses Problem führt nicht zu Funktionsausfällen.

Lösung

Es ist nicht geplant, dieses Problem zu beheben. Um dieses Problem zu umgehen, kann die Anwendungslogik das Configuration Intercept Interface (CII) oder die Direct User Avalon® Memory-Mapped Interface verwenden, um die Konfigurationszugriffe auf dieses Register zu ändern.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Stratix® 10 DX FPGA
Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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