Bedingt durch ein Problem in der Intel® Quartus® Prime Pro Edition Software v22.1, wenn ein SystemVerilog HDL Schnittstelleneingabeport beendet wird, hat der vom Platform Designer generierte HDL-Code keine Deklaration der Signale, der die Beendigungswerte zugewiesen werden.
Zum Beispiel, wenn die folgenden Einstellungen angewendet werden:
add_sv_interface Bus mem_ifc
set_parameter_property my_interface_parameter SV_INTERFACE_PARAMETER-Bus
set_port_property address_in SV_INTERFACE_SIGNAL-Bus
set_port_property address_in KÜNDIGUNG zutreffend
set_port_property address_in TERMINATION_VALUE 0xFF
Platform Designer generiert den falschen HDL-Code, der die erste Zeile fehlt:
Logik [7:0] address_in;
my_ip my_ip_0 (
.bus (my_ip_0_bus) – Interface, width = 1, mem_ifc.bus
);
weisen Sie my_ip_0_bus.address_in = address_in zu;
zuweisen address_in = 10'b00111111;
Zur Behebung dieses Problems steht ein Patch für die Intel® Quartus® Prime Pro Edition Software Version 22.1 zur Verfügung. Laden Sie Patch 0.12 über den entsprechenden Link unten herunter und installieren Sie es.
Patch 0.12 für Windows herunterladen (.exe)
Patch 0.12 für Linux herunterladen (.run)
Readme für Patch 0.12 herunterladen (.txt)
Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.2 behoben.