Artikel-ID: 000090686 Inhaltstyp: Errata Letzte Überprüfung: 11.01.2023

Warum schlägt der Interlaken (2. Generation) Intel® Stratix® 10 FPGA IP-Designbeispiel den Zeitabschluss fehl, wenn er mit 25 Gbit/s konfiguriert wurde und der Interlaken Look-aside-Modus aktiviert ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Interlaken (2. Generation) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.1 und früher kann der Interlaken (2. Generation) Intel® Stratix® 10 FPGA IP-Designbeispiel den Zeitablauf schließen, wenn er mit 25 Gbit/s konfiguriert wurde und der Interlaken Look-aside-Modus aktiviert ist.

Lösung

Um dieses Problem in der Intel® Quartus® Prime Pro Software Version 22.1 und früher zu beheben, starten Sie den Design Space Explorer II in der Intel® Quartus® Prime Pro Software und führen Seed-Sweeps durch.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs
Intel® Stratix® 10 GX Signalintegritäts-Entwicklungskit
Intel® Stratix® 10 TX Signalintegritäts-Entwicklungskit

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