Artikel-ID: 000090638 Inhaltstyp: Errata Letzte Überprüfung: 09.01.2023

Warum kann die F-Tile Dynamic Reconfiguration Suite Intel® IP Designbeispiel mit VHDL beim Einsatz des Cadence® Xcellium Simulators nicht korrekt simuliert werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.1 kann die VHDL-Designbeispiel-Implementierung der F-Tile Dynamic Reconfiguration Suite Intel® IP nicht korrekt simuliert werden.
    Der Cadence® Xcellium Simulator generiert Warnungen im Zusammenhang mit dem dr_cpu_ctrl_inst Modul mit einem ähnlichen Text wie unten dargestellt:
    Versuchter Angriff auf Defparam-Ergebnisse auf eine Nicht-Verilog-Instanz
     

    Lösung

    Um dieses Problem in der Simulation zu umgehen, bearbeiten Sie die run_xcelium.sh-Datei, um einen neuen generischen Switch hinzuzufügen, um den dr_cpu_ctrl DMEM_INIT_FILE mit der korrekten *_combined mif-Datei zu erzwingen, die aus dem QTLG-Fluss generiert wurde.

    Hinweis: Stellen Sie sicher , dass der korrekte MIF-Dateiname erst nach der Ausführung der Quartus Support-Logik-Generation verwendet wurde.
    Unten sehen Sie ein Beispiel für die erforderliche Zuweisung:
    xdriveab -relax -timescale '1 ps / 1 ps' -access +rwc -generisch "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"" basic_avl_tb_top

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der I-Reihe

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