Fehler: intel_jesd204c_f_0: Fehler bei der Ausführung: quartus_tlg --verbose <local path="">/0001_intel_jesd204c_f_0_gen/simulation/models/jesd204c_f_ed</local>

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software v21.4 unter Windows* OS wird dieser Fehler beim Generieren des Beispieldesigns von F-Tile JESD204C FPGA angezeigt. Dieser Fehler wird durch die Länge der vom Betriebssystem unterstützten Dateipfade verursacht.

Es gibt zwei Lösungen, um dieses Problem zu lösen:

1. Ändern Sie in den Windows* OS-Einstellungen den Pfad der Umgebungsvariablen (Benutzervariablen für Administrator) TEMP und TMP in einen kürzeren Pfad, z. B.

   1. Von:

      TEMP C:\Benutzer\MyUserName\AppData\Local\Temp

      TMP C:\Benutzer\MyUserName\AppData\Local\Temp

      An:

      TEMP C:\Temp

      TMP C:\Temp

2. Ändern Sie die Windows* BS-Einstellungen, um längere Dateipfade zu unterstützen.

• Suchen Sie in Windows Start nach regedit und öffnen Sie es.
• Navigieren Sie zum folgenden Pfad: Computer\HKEY_LOCAL_MACHINE\SYSTEM\CurrentControlSet\Control\FileSystem
• Suchen Sie nach LongPathsEnabled und doppelklicken Sie darauf.
• Ändern Sie den Wert Data von 0 auf 1 und klicken Sie auf OK.
• Starten Sie den PC neu und generieren Sie das Beispieldesign.