Artikel-ID: 000090388 Inhaltstyp: Errata Letzte Überprüfung: 29.11.2024

Warum ist die Verzögerung für die pX_reset_status_n_o-Signal-De-Assertion nach einem pin_perst_n Ereignis inkonsistent?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das pX_reset_status_n_o Signal vom P-Tile Avalon® Streaming IP für PCI* Express enthält eine akkumulative Eigenschaft, die sich auf die Anzahl der aufeinanderfolgenden pin_perst_n-Assertions bezieht.

    Jedes aufeinanderfolgende pin_perst_n-Ereignis wird in die Warteschlange gestellt und nacheinander ausgeführt. Dies wirkt sich auf die Gesamtzeit aus, die die P-Tile Avalon® Streaming-IP für PCI* Express benötigt, um aus dem Reset herauszukommen und das pX_reset_status_n_o Signal zu deaktivieren.

    Abbildung 1. zeigt das Verhalten von P-Tile Avalon® Streaming IP für PCI Express, wenn eine einzelne pin_perst_n-Assertion vom Host ausgegeben wird. Abbildung 2. Zeigt das kumulative Merkmal an, wenn mehrere pin_perst_n Assertionen ausgegeben werden.

    Lösung

    Das Benutzerhandbuch zu P-Tile Avalon® Streaming IP für PCI* Express wird nicht aktualisiert, um diese Informationen aufzunehmen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Stratix® 10 DX FPGA

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