Aufgrund eines Problems in der Intel® Quartus® Prime Standard Edition Software Version 20.1 und neuer wird im Check-Timing-Bericht im Timing-Analyzer eine uneingeschränkte Taktfrequenz gemeldet, wie unten gezeigt, wenn der Error Message Register Analyzer Intel® FPGA IP verwendet wird. Dieses Problem tritt auf Cyclone® V-FPGAs auf.
emr_unloader_component|current_state. STATE_CLOCKHIGH ; Der Knoten wurde als Feed für einen Clock-Port festgelegt, wurde aber ohne entsprechende Taktzuweisung gefunden.
emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; Kein Takt feeds den Taktport dieses Registers.
Um dieses Problem zu umgehen, fügen Sie der SDC-Datei die create_generated_clock-Beschränkung hinzu.
Zum Beispiel:
create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]