Die folgenden Fehler können in der Quartus® Prime Pro Edition Software Version 21.3 angezeigt werden, wenn Sie eine 1 Bit breite Einzeltakt-FIFO-FPGA IP simulieren, die in VHDL generiert wurde.
# ** Fehler: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) Typkonflikt auf Port "data" gefunden.
# In der Komponente "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" lautet der Porttyp "ieee.std_logic_1164.STD_LOGIC".
# In der Entität "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" ist der Porttyp "ieee.std_logic_1164.STD_LOGIC_VECTOR"
# ** Fehler: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) Typkonflikt auf Port "q" gefunden.
# In der Komponente "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" lautet der Porttyp "ieee.std_logic_1164.STD_LOGIC".
# In der Entität "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" ist der Porttyp "ieee.std_logic_1164.STD_LOGIC_VECTOR"
Um dieses Problem in der Quartus® Prime Pro Edition-Software Version 21.3 zu umgehen, generieren Sie die 1 Bit breite Einzeltakt-FIFO-FPGA-IP in Verilog und erstellen Sie einen VHDL-Wrapper. Verbinden Sie den VHDL-Wrapper mit dem Hauptdesign.
Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.