Beschreibung
Dieser Fehler kann während der Synthese in Intel® Quartus® Prime Lite Edition und Standard Editions angezeigt werden. Dieser Fehler tritt beim Kompilieren von System Verilog Interfaces auf und die Port-Liste wird mit Verilog-95 codiert.
Modul module_a(clk, rst, module_a_inf);
Eingabe clk; Core Taktfrequenz
Eingabe rst; Ersten.
module_a_to_module_b_interface.module_a module_a_inf; Modul Eine Schnittstelle
Lösung
Diese Einschränkung tritt nur in Intel® Quartus® Prime Lite Edition und Standard Editions auf. Es gibt zwei Optionen, um dieses Problem zu lösen:
- Kompilierung mit Intel® Quartus® Prime Pro Edition
- Ändern Sie die Schnittstelle in :
Modul-module_a(
Input CLK, 2 Core Takt
input rst, 2 rst.
module_a_to_module_b_interface.module_a module_a_inf – Modul Eine Schnittstelle
);