Artikel-ID: 000089948 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.03.2023

Sollte ich die nicht verwendeten Transmitter-Pins einer E-Tile Channel PLL auf dem Intel® Stratix® 10 oder dem Intel Agilex® 7 E-Tile FPGAs beibehalten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Stratix® 10 E-Tile Transceiver Native PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Nein, Sie müssen die nicht verwendeten Transmitter-Pins einer E-Tile Channel PLL nicht auf dem Intel® Stratix® 10 oder dem Intel Agilex® 7 E-Tile FPGAs beibehalten.

    Beispiel: Wenn Ihr aktuelles Design einen E-Tile Channel PLL an Position 4 implementiert, der E-Tile Kanäle 0-3 im externen EMIB-Taktmodus taktiert, müssen Sie die TX-Pins von Kanal 4 nicht beibehalten, wenn dieser Kanal später als Datenkanal anstelle einer Kanal-PLL verwendet werden sollte.

     

     

     

    Lösung

    Diese Informationen werden einer zukünftigen Revision des Benutzerhandbuchs für E-Tile Transceiver PHY hinzugefügt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Stratix® 10 DX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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