Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.1 sehen Sie möglicherweise den oben genannten Kompilierungsfehler in der Questa*-Intel® FPGA Edition Software Version 2022.1, während Sie eine Simulation des VHDL-basierten Designbeispiels der PHY Lite für Parallelschnittstellen Intel Agilex® FPGA IP ausführen. Dies ist auf den PHYLITE IP-Tester mit PRBS-Generator und -Check im Designbeispiel zurückzuführen, der den Port "channel_strobe_out_in" verwendet, der in der PHY Lite für parallele Schnittstellen Intel Agilex FPGA® IP nicht mehr verwendet wird.
Um dieses Problem zu umgehen, unterdrücken Sie den Fehler, indem Sie Zeile 127 in der msim_setup.tcl wie folgt ersetzen:
set USER_DEFINED_ELAB_OPTIONS "-suppress 1130, 14408, 16154"
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software v22.2 behoben.