Artikel-ID: 000089161 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.01.2023

Warum gibt der P-Tile Avalon® Streaming-Intel® FPGA IP für den PCI Express-Pci-Express-Pci-Express-Konfigurationsregisterzugriff ein unerwartetes Ergebnis zurück, wenn mehrere physische Funktionen oder SR-IOV aktiviert sind?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.3 und 21.4 können Sie feststellen, dass der Konfigurations-Schreib- oder Lesevorgang in P-Tile Avalon® Streaming-Intel® FPGA IP für DAS PCI Express-Erweiterungsraumregister ein unerwartetes Ergebnis zurückgibt, wenn der folgende Hard IP-Modus ausgewählt ist:

    • Gen4x16, Schnittstelle – 512-Bit (PLD-Taktfrequenz: 175/200/225/250 MHz)
    • Gen4x8, Schnittstelle – 512-Bit (PLD-Taktfrequenz: 175/200/225/250 MHz)
    • Gen4x8, Schnittstelle – 256-Bit (PLD-Taktfrequenz: 175/200/225/250 MHz)
    Lösung

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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