Artikel-ID: 000089154 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 07.01.2023

Was entsprechen die Informationen pro Lane, die in der Registerkarte P-Tile Debug Toolkit angezeigt werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Sie können die Informationen pro Lane unter jeder Registerkarte im P-Tile Debug Toolkit sehen.

    • In der Konfigurationsraum Registerkarte, gibt es die logischen Lanes-Informationen für jeden Port config-tab.jpeg

       

    • In der Registerkarte Channels Parameter gibt es die physischen Lanes-Informationen für jeden Port

    • In der Steuerung des Auge-Betrachters Registerkarte, gibt es die physischen Lanes-Informationen für jeden Port

       

    Lösung

    Diese Informationen werden dem P-Tile Avalon® Streaming Intel® FPGA IP für PCI Express Benutzerhandbuch hinzugefügt, das ab v21.4 beginnt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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