Artikel-ID: 000089153 Inhaltstyp: Errata Letzte Überprüfung: 13.01.2022

Warum erreicht der 25G-Ethernet-Intel® Stratix® 10 FPGA IP mit IEEE 1588 und RS-FEC-Aktivierung manchmal keine Zeitstempelgenauigkeit von +/-5 ns?

Umgebung

    Intel® Quartus® Prime Pro Edition
    25G Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v21.3 und früher können Sie sehen, dass die RX-Zeitstempel für Pakete um 4 Takte verschoben werden, wobei SOP in der Nähe des RS-FEC-Ausrichtungsmarkers bestätigt wurde.

Infolgedessen haben die generierten Zeitstempel einen Genauigkeitsfehler von ungefähr 10 ns.

Dieses Problem tritt auf, wenn sowohl IEEE 1588 als auch RS-FEC im 25G-Ethernet-Intel® Stratix® 10 FPGA geistigen Eigentum (IP) aktiviert sind.

Lösung

Es gibt keine Problemumgehung für dieses Problem in der Intel® Quartus® Prime Pro Edition Software v21.3 und früher.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software v21.4 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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