In Cyclone® V SoC-Gerät gibt es drei Taktquellen für das hard processor system (HPS) SDRAM Phase-Locked Loop (PLL), die eosc1_clk, eosc2_clk und f2s_sdram_ref_clkgenannt werden, aber es ist nicht verfügbar, um die Taktquelle in der HPS Intellectual Property (IP) GUI anzugeben.
Die Auswahl der Taktquelle für HPS SDRAM PLL wird von der Preloader-Software kontrolliert:
1. Generieren Sie spl_bsp aus Handoff-Dateien, und pll_config.h wird im Ordner "generated" des BSP-Zielverzeichniss generiert.
2. Ändern Sie in der pll_config.h-Datei den folgenden Wert in die erwartete Taktressource:
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)
Der Wert 0 bedeutet die Verwendung eosc1_clk als SDRAM PLL Referenz-Taktquelle, 1 bedeutet die Verwendung eosc2_clk und 2 bedeutet die Verwendung von f2s_sdram_ref_clk.
3. Kompilieren Sie den Preloader und erstellen Sie das Preloader-Image.