Aufgrund der Art und Weise, wie der Synopsys VCS-Simulator die Simulation gemischter Sprachen (VHDL und Verilog) verarbeitet, können bei der Simulation der v20.3 und neueren Version des Avalon® Streaming Single Clock FIFO Intel® FPGA IP Kerns Funktionsfehler auftreten.
Um dieses Problem zu umgehen, fügen Sie während der Simulation das VCS-Argument -deraceclockdata hinzu.
1
Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.
Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.