Aufgrund der Art und Weise, wie der Synopsys VCS-Simulator die Simulation gemischter Sprachen (VHDL und Verilog) verarbeitet, können bei der Simulation der v20.3 und neueren Version des Avalon® Streaming Single Clock FIFO Intel® FPGA IP Kerns Funktionsfehler auftreten.
Um dieses Problem zu umgehen, fügen Sie während der Simulation das VCS-Argument -deraceclockdata hinzu.
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