Artikel-ID: 000088933 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.01.2023

Warum zeigt meine F-Tile PMA/FEC Direct PHY Intel® FPGA IP-Design, das entweder FGT- oder FHT-Transceiver enthält, Timing-Ausfälle im Zusammenhang mit dem Soft-Reset-Controller (SRC) auf?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v21.4 könnte ein F-Kachel-PMA/FEC Direct PHY Intel® FPGA IP-Design, das entweder FGT- oder FHT-Transceiver enthält, Timing-Ausfälle im Zusammenhang mit dem Soft-Reset-Controller (SRC) fälschlicherweise anzeigen.
    Die Merkmale dieser Timing-Ausfälle sind, dass entweder der Start- oder der Verriegelungstakt als src_divided_osc_clk aufgeführt werden.  Der andere Takt (entweder der Verriegelungs- oder der Start-Takt) ist ein anderer Takt.
    Sie können auch feststellen, dass die gemeldete Slack-Nummer eine sehr große negative Zahl in der Größenordnung von -90 ns ist.

    Beispiele für diese Timing-Ausfälle sind:

    Beispiel für einen Zeitfehler 1
    Vom Knoten: IP_INST[0].hw_ip_top|dut|eth_f_0|sip_inst|sip_freeze_tx_src_reg[0]
    Zu Knoten: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl_sync|sip_freeze_tx_SRC_sequence_inst[18]|din_s1
    Startuhr: reconfig_clk
    Verriegelungenuhr: src_divided_osc_clk

    Verzögerungsmodell: 2_slow_vid2_100c Setup: -1.474 halten: 0.027
    Verzögerungsmodell: 2_slow_vid2b_100c-Setup: -1.574 halten: 0.167
    Verzögerungsmodell: MIN_fast_vid2a_0c-Setup: -1.193 halten: 0.216
    Verzögerungsmodell: MIN_fast_vid2a_100c-Setup: -1.304 halten: 0.186
    Verzögerungsmodell: MIN_fast_vid2_100c-Setup: -1.244 halten: 0,093


    Beispiel für zeitversagenden Fehler 2
    Von Knoten: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl|dp_sip_rx_aib_control_select[19]
    Zu Knoten: eth_f_hw__tiles|z1577a_x0_y0_n0|hdpldadapt_rx_chnl_19~pld_rx_clk1_dcm.reg
    Startuhr: src_divided_osc_clk
    Verriegelungstakt: IP_INST[0].hw_ip_top|clkdiv2_pll_inst|altera_iopll_0_outclk0
     
    Verzögerungsmodell: 2_slow_vid2_100c-Wiederherstellung: -90,597 Entfernung: 0,244
    Verzögerungsmodell: 2_slow_vid2b_100c Wiederherstellung: -90,756 Entfernung: 0,446
    Verzögerungsmodell: MIN_fast_vid2a_0c-Wiederherstellung: -90,063 Entfernung: 0,535
    Verzögerungsmodell: MIN_fast_vid2a_100c-Wiederherstellung: -90.241 Entfernung: 0.316
    Verzögerungsmodell: MIN_fast_vid2_100c-Wiederherstellung: -90,057 Entfernung: 0,076
     

    Lösung

    Dieses Problem wurde mit der Intel® Quartus® Prime Pro Edition Software v22.1 behoben.
    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 21.4 oder früher zu beheben, können die fehlerhaften Pfade im Zusammenhang mit dem Soft-Reset-Controller sicher ignoriert werden.
    Wenn Sie sich jedoch dafür entscheiden, diese falschen Timing-Fehler zu beheben, damit diese nicht gemeldet werden, führen Sie die folgenden Schritte durch:

    1. ) Sobald Sie Ihr Design in der Intel® Quartus® Prime Software kompiliert haben, starten Sie den Timing Analyzer über das Tools-Menü .  
    2. ) Nachdem der Timing Analyzer die Timing-Netliste erstellt hat, Generieren verschiedene Zeitablaufsberichte, einschließlich des Setup-Zeitablaufberichts und des Wiederherstellungszeitablaufberichts.

      In diesem Fall meldet der Timing-Analyzer keine Zeitfehler, selbst wenn die falschen Pfade nicht eingeschränkt sind.
       

    3. ) Sehen Sie sich den Bericht für das Clock Domain Crossing an, um die uneingeschränkten Timing-Pfade zu sehen.
       

      Dies zeigt die uneingeschränkten Zeitablaufspfade als (zeitsensymnym).  Selbst wenn der Timing-Analyzer für diese Pfade keinen Timing-Fehler meldet, sollten sie eingeschränkt sein, damit sie nicht in die Timing-Analyse einbezogen werden.

       

    4. ) Um eine Einschränkung für diese Pfade festzulegen, wählen Sie einen von ihnen, klicken Sie mit der rechten Maustaste und wählen Sie "Timing melden". Die Standardoptionen für den Bericht wie gezeigt sind ausreichend.
       

    5. ) Klicken Sie auf OK.  Der Zeitablaufbericht wird generiert.

    6. ) Um den Pfad als falschen Pfad zu beschränken, was bedeutet, dass er nicht mehr in die Timing-Analyse aufgenommen wird, klicken Sie mit der rechten Maustaste auf einen beliebigen Ort im Pfad und wählen Sie "Falscher Pfad festlegen (zwischen Knoten)..."
       

    7. ) Um die Zeitablaufberichte zu regenerieren, klicken Sie mit der rechten Maustaste auf einen der im Berichtfenster angezeigten Berichte und wählen Sie Alle veralteten regenerieren.

      Nachdem Sie die veralteten Berichte erneut erstellt haben, werden Sie feststellen, dass der von Ihnen eingeschränkte Zeitablauf im zusammenfassenden Bericht nicht mehr angezeigt wird.  Dies liegt daran, dass Sie den Timing Analyzer eingeschränkt haben, diesen falschen Pfad nicht zu analysieren.

       

    8. ) Wiederholen Sie dies für alle Pfade, die eingeschränkt werden sollen.  Speichern Sie nach Abschluss alle Änderungen, die Sie in einer neuen .sdc-Datei vorgenommen haben, indem Sie im Menü Constraints die Option Write SDC File... (SDC-Datei schreiben... schreiben) auswählen.
       

    Sie können den Namen und den Speicherort der .sdc-Datei auswählen, die geschrieben werden soll.
    Die generierte .sdc-Datei enthält alle Beschränkungen aus den .sdc-Dateien, die ursprünglich für das Design eingelesen wurden, sowie die neue Einschränkung, die Sie hinzugefügt haben.
    Sie können diese .sdc-Datei zu Ihrem Intel Quartus Prime Software-Projekt für zukünftige Kompilierungen hinzufügen.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der I-Reihe

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