Warum kann mein Design, das den F-Tile JESD204C enthält, Intel® FPGA IP mit Intel® Agilex™ 7 die Intel® Quartus® Phase "Support Logic Generation" nicht bestehen?

Aufgrund eines Problems in den Intel® Quartus® Prime Pro Edition Software-Versionen 21.3 und 21.4 werden Designs, die die F-Tile JESD204C Intel® FPGA IP mit Intel® Agilex™ 7 Geräten enthalten, die Intel® Quartus® Prime Pro Edition Software-Phase "Support Logic Generation" nicht bestehen.

Dieser Fehler tritt auf, wenn die ausgewählte Datenrate durch 64 nicht teilbar ist.

Um dieses Problem zu umgehen, wählen Sie eine Datenrate in der JESD204C IP , die durch 64 teilbar ist.

Wenn dies nicht praktikabel ist, müssen Sie eine System PLL-Ausgangsfrequenz mithilfe der folgenden Gleichung auswählen:
System-PLL-Ausgangsfrequenz = (Datenrate/32) * 2

Die daraus resultierende System-PLL-Ausgangsfrequenz muss gemäß der System-PLL-Spezifikation niedriger oder gleich 1 GHz sein.

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.