Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.4 können Sie diesen Fehler während der Tile Logic Generation (TLG) Phase einer Partial Reconfiguration (PR) Kompilierung sehen. Dieses Problem tritt in PR-Designs auf, die die dynamische F-Tile-Neukonfiguration implementieren und sich nur auf Intel Agilex® Designs auswirken.
Um dieses Problem zu umgehen, überspringen Sie die TLG-Stufe in der Kompilierung und fahren Sie direkt mit Analysis &Synthesis für den PR-Implementierungsfluss fort.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.