Artikel-ID: 000088754 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.02.2023

Warum werden die Signale tx_ex_delay_valid und rx_delay_valid des CPRI Intel® FPGA IP Kerns nicht wie erwartet geleert?

Umgebung

  • CPRI
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der CPRI Intel® FPGA IP Kernversion 21.2 und früher können Sie feststellen, dass die tx_ex_delay_valid und rx_ex_delay_valid nur als Lesesignale funktionieren und nicht lesen, um sie zu löschen, wie im CPRI Intel® FPGA IP Core Benutzerhandbuch beschrieben.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 21.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Agilex™ FPGAs und SoC FPGAs

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