Artikel-ID: 000088652 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 22.01.2022

Warum sehe ich Timing-Ausfälle beim Kompilieren des Designs mit mehreren Instanzen der HDMI-Intel® FPGA IP-Instanzen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei Der Verwendung von Version 20.4 und früher des HDMI-Intel® FPGA IP-Timing-Fehler werden beim Kompilieren eines Designs mit mehreren Instanzen der HDMI-Intel® FPGA IP angezeigt.

    Der timing-verletzte Pfad hängt mit DCFIFOs zusammen.

    Dies ist darauf zurückzuführen, dass die automatisch generierte SDC-Datei nicht auf mehrere Instanzen der IP zugeschnitten ist.

     

    Lösung

    Um dieses Problem in Version 20.4 und früher zu beheben, bearbeiten Sie die SDC-Datei manuell,um mehrere Instanzen von HDMI-Intel® FPGA IP zuberücksichtigen. 

    Dieses Problem wurde in den Versionen 21.1 und neuer der Intel® Quartus® Prime Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Stratix® V FPGAs
    Arria® V FPGAs und SoC FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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