Artikel-ID: 000088638 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.12.2021

Warum verwendet die Intel® FPGA P-Tile Avalon® Streaming IP for PCI Express* Hard IP die Paritätsbytes der Avalon® Streaming TX Interface nicht?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Intel® FPGA P-Tile Avalon® Streaming IP für PCI Express* Hard IP generiert automatisch die Byte-Parität für die Paritätsschutzfunktion des Datenbus. Die in den folgenden Signalen angegebenen Paritätsbytes werden von der Intel® FPGA P-Tile Avalon® Streaming IP für PCI Express* Hard IP für die Paritätsschutzfunktion des Datenbus nicht verwendet.

 

Name der Signale:

tx_st_data_par_i

tx_st_hdr_par_i

tx_st_tlp_prfx_par

Lösung

Diese Informationen sind in der Version 21.4 der Intel® FPGA P-Tile Avalon® Streaming IP for PCI Express* Benutzerhandbuch enthalten.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Stratix® 10 DX FPGA

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