Artikel-ID: 000088629 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.11.2024

Warum ist das Simulationsergebnis des "demo_cfr" im DSP Builder für FPGAs falsch?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • DSP Builder for Intel® FPGAs Pro Edition
  • DSP Builder for Intel® FPGAs Pro Edition IPT-DSPBUILDER
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit dem DSP Builder for FPGAs in der Quartus® Prime Pro Edition Software v20.4 funktioniert die .mdl-Simulink-Datei nur für eine bestimmte Kombination aus Gerät/Speedgrade/Taktziel. Die Simulationsergebnisse sind bei anderen Kombinationen falsch.

    Lösung

    Um dieses Problem zu umgehen, ersetzen Sie die alte MDL-Simulink-Datei in demo_cfr durch die neue demo_cfr.mdl-Datei .

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs
    Intel® Arria®
    Intel® Cyclone®
    Intel® MAX® 10 FPGAs
    MAX® V CPLDs
    Intel® Stratix®

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