Beschreibung
Aufgrund eines Problems in der CPRI v7.0 Intel® FPGA IP Core Version 20.4 und früher können Sie die Timing-Verletzungen innerhalb des CPRI v7.0 Intel® FPGA IP Kern selbst sehen. Die Timing-Verletzungspfade im Intel® Quartus® Prime Software Timing Analyzer sind den unten aufgeführten ähnlich:
von *inst_cpri_ii*reset_*Synchronizer*sync_reset* bis *inst_cpri_ii*
von *inst_c2p*reset_*Synchronizer*sync_reset* bis *inst_c2p*
Der CPRI v7.0 Intel® FPGA IP Kern generiert die erforderliche Synchronisierungslogik. Die Synopsys Design Constraints Files (.sdc) beschränken diese Pfade jedoch nicht korrekt.
Lösung
Dieses Problem ist ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 21.1 behoben.