Was sind die gültigen Bits des Rekonfigurationsadressbusses zur Angabe des ausgewählten Kanals beim Aktivieren der Option "Share Reconfiguration Interface" für den Transceiver Native PHY Intel® Arria® 10/Cyclone® 10 GX FPGA IP?

Aufgrund eines Problems im Informationsfenster Transceiver Native PHY Intel® Arria® 10/Cyclone® 10 GX FPGA IP wird beim Aktivieren der Option "Share Reconfiguration Interface" eine falsche Meldung angezeigt, dass die oberen[n:9] Adressbits des Rekonfigurationsadressenbusses den ausgewählten Kanal angeben.

Laut dem Intel® Arria® 10 Transceiver PHY Benutzerhandbuch bietet der Transceiver Native PHY IP beim Aktivieren der Option "Share Reconfiguration Interface" eine einzige Avalon speicherzugeordnete Schnittstellen-Slave-Schnittstelle für die dynamische Neukonfiguration aller Kanäle. In dieser Konfiguration geben die oberen [N-1:10] Bits des Rekonfigurationsadressbusses den ausgewählten Kanal an. Die Kanalnummern N sind binär codiert.

Adressbits [9:0] stellen die Register-Offset-Adresse innerhalb des Rekonfigurationsraums für einen Kanal bereit.

Dieses Problem soll in einer zukünftigen Version der Intel Quartus® Prime Pro Edition-Software behoben werden.