Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.3 können Sie diesen internen Fehler beim Kompilieren von Designs sehen, die auf Intel Agilex® Geräte abzielen und die LVDS SERDES Intel FPGA IP Kern enthalten. Der Fehler tritt auf, wenn eine I/O-Bank mehrere LVDS SERDES-Intel FPGA IP kerne mit verschiedenen Reset-Signalen hat, die mit dem Clock Phase Alignment (CPA)-Block verbunden sind.
Lösung
Um dieses Problem zu umgehen, verwenden Sie ein Reset-Signal für alle CPA-Blocks innerhalb derselben I/O-Bank.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.