Aufgrund der automatischen Frequenzanpassungsfunktion des FPGA Download Cable II (früher als USB Blaster II Download-Kabel bezeichnet) wird die Frequenz (TCK) nach jedem Ein- und Ausschaltzyklus auf 24 MHz eingestellt, aber das Agilex™ DDR4 FPGA IP Beispieldesign begrenzt die JTAG-Frequenz (TCK) auf 16 MHz, was dazu führt, dass die In-System Sources and Probes-Instanz falsche Daten erfasst.
Um dieses Problem zu umgehen, stellen Sie JTAG TCK auf 16 MHz ein, bevor Sie den Agilex™ FPGA DDR4 IP Beispiel-Designtest ausführen. Sobald die Frequenz korrekt eingestellt wurde, können Sie die folgende Warnung beim Kompilieren Ihres Designs ignorieren:
Warnung: Das IP-Beispieldesign für die externe Speicherschnittstelle verwendet die standardmäßigen JTAG-Timing-Beschränkungen von jtag_example.sdc. Für ein korrektes Hardwareverhalten müssen Sie die Timing-Beschränkungen überprüfen und sicherstellen, dass sie Ihre JTAG-Topologie und Taktrate genau widerspiegeln.