Artikel-ID: 000088074 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.12.2021

Muss das Intel® Stratix® 10 DX Gerät P-Tile nicht verwendete Transceiver-Kanäle vor Leistungsverlust bewahrt werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP+ für PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Müssen die Intel® Stratix® 10 DX-Geräte P-Tile nicht verwendete Transceiver-Kanäle vor Leistungsverlust bewahrt werden?

    Lösung

    Nein, die Intel® Stratix® 10 Geräte-P-Tile nicht verwendete Transceiver-Kanäle müssen nicht vor Leistungsverlust bewahrt werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der F-Reihe
    Intel® Stratix® 10 DX FPGA

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