Artikel-ID: 000087931 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.06.2025

Warum gelingt es meinem F-Tile PMA/FEC Direct PHY IP-Design nicht, die TX Simplex- und RX Simplex-Kanäle in denselben physischen Kanal zu integrieren, wenn eine unterschiedliche PMA-Paralleltaktfrequenz zwischen dem TX Simplex-Kanal und dem...

Umgebung

    Intel® Quartus® Prime Pro Edition
    Transceiver PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software v21.3 können die TX-Simplex- und RX-Simplex-Kanäle nicht im selben physischen Transceiver-Kanal zusammengeführt werden, wenn eine unterschiedliche parallele Taktfrequenz zwischen dem TX Simplex-Kanal und dem RX-Simplex-Kanal erkannt wird.

Die parallele Taktfrequenz wird wie folgt abgeleitet:

Parallele Taktfrequenz = Datenrate / PMA-Breite

Während der Support-Logikgenerierungsphasen tritt ein Fehler auf. Der Fehler tritt nur auf, wenn Sie den PMA-Taktmodus verwenden. Der PLL-Taktmodus (Phase-Locked Loop) des Systems ist von diesem Problem nicht betroffen.

Lösung

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs

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