Aufgrund eines Problems in der Intel® Quartus® Prime Standard Edition Software Version 20.1 und früher können Sie feststellen, dass die Klammer entfernt werden, wenn Sie ein Symbol aus Ihrer Verilog HDL/VHDL-Datei erstellen. Dies liegt daran, dass die Intel® Quartus® Prime Standard Edition Software während der Synthese den Code in eine Zeichenkette analysiert, die die Klammer nicht bewahrt.
Ein Beispielcode, der zu diesem Problem führen kann:
Modulbeispiel#(
Parameter-Integer-parameter_1 = 4,
Parameter-Integer-parameter_2 =2,
Parameter integer parameter_3 = 8
)
(
Eingabe CLK,
Eingabe rst,
Ausgabelogik [((parameter_1* (parameter_2 + parameter_3)) - 1) : 0] word_o);
Während der Synthese wird die Ausgabelogik word_o als die folgende Zeichenkette in der .bsf-Datei analysiert:
[parameter_1 * parameter_2 + parameter_3 - 1 : 0]
Um dieses Problem zu umgehen, bearbeiten Sie das generierte Symbol in der Block-Designdatei mithilfe eines Texteditors, um die Klammer aufzunehmen.
Dieses Problem wird ab der Intel® Quartus® Prime Standard Edition Software Version 21.1 behoben.