Beschreibung
In der Quartus® Prime Pro Edition Software v21.3 und früher kann dieser Fehler beim Kompilieren von Designs auftreten, die die LVDS SERDES FPGA IP im externen PLL-Modus (Phase-Locked Loop) enthalten.
Dieser Fehler tritt auf, wenn die LVDS SERDES FPGA IP über der IOPLL FPGA IP in der Quartus® Settings File (QSF) aufgeführt ist.
Lösung
Um diesen Fehler zu vermeiden, stellen Sie sicher, dass die IOPLL-FPGA-IP über der LVDS SERDES-FPGA-IP in der Quartus-Einstellungsdatei® (QSF) aufgeführt ist.
Eine weitere hilfreiche Fehlermeldung soll zu einer zukünftigen Version der Quartus® Prime Pro Edition-Software hinzugefügt werden.