Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.1 kann dieser interne Fehler auftreten, wenn Sie den "pll_ref_clk" Port der externen Speicherschnittstellen Intel® Stratix® 10 FPGA IP mit einer nicht unterstützten Taktquelle wie der Taktquelle BFM-Intel® FPGA IP verbinden.
Um diesen Fehler zu vermeiden, fahren Sie die "pll_ref_clk"direkt vom externen Taktstift.