Warum wird das o_rx_pcs_fully_aligned Signal in meiner F-Tile Ethernet Intel® FPGA Hard IP Simulation nicht bestätigt, wenn IEEE 1588 PTP und FEC aktiviert sind?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v21.2 konfiguriert der F-Tile Ethernet-Intel® FPGA Hard IP die Simulationsumgebung nicht korrekt, wenn die IEEE 1588 PTP-Einstellung aktiviert ist und die FEC-Moduseinstellung auf einen anderen Wert als "None" konfiguriert ist. Infolgedessen wird das o_rx_pcs_fully_aligned Signal nicht bestätigt, und die Simulation kann die RX-Reset-Sequenz nicht abschließen.

Um dieses Problem in der Intel Quartus Prime Pro Edition Software v21.2 zu beheben, führen Sie die folgenden Schritte durch:

1. Fügen Sie Ihrem Simulationsskript die folgende Ausarbeitungsoption hinzu:
   +define+SKIP_SIM_MODEL_LOG2_MRK
2. Definieren den folgenden Pfad zur F-Tile Ethernet Intel FPGA Hard IP Instanz im Simulationstestbench:
   "definieren QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

   Eine. Beispiel: eth_f_hw__tiles.z1577a_x0_y166_n0

   B. Der Speicherort finden Sie im Dateinamen der entsprechenden generierten Datei , __z1577a_.mif, der sich in Ihrem Projektverzeichnis befindet, nachdem Sie den Schritt "Support-Logic Generation" in der Intel Quartus Prime Pro Edition Software ausgeführt haben.

   c. Alternativ kann Chip Planner verwendet werden, um den Platzierungsort der F-Tile Ethernet-Intel FPGA Hard IP-Instanz zu finden. Dieses Verfahren erfordert die Ausführung eines "Place"-Schritts durch den Chip Planner, bevor der Chip Planner geöffnet wird.

3. Definieren Sie den LOG2_MRK Parameterwert im Simulationstestbench.

Eine. Fügen Sie für 25G- und 100G-F-Tile-Ethernet-Intel FPGA Hard IP-Konfigurationen die folgende Parameterdefinition in Ihrem Testbench hinzu:
    defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;

B. Fügen Sie für Konfigurationen mit 50G, 200G und 400G F-Tile Ethernet Intel FPGA Hard IP die folgende Parameterdefinition in Ihrem Testbench hinzu:
   defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;

Hinweis 1:

Ein Beispiel für die Implementierung dieser Problemumgehung finden Sie im F-Tile Ethernet Intel Hard IP mit IEEE 1588 PTP + FEC Simulationsdesign-Beispiel. Die in dieser Problemumgehung beschriebenen Änderungen finden Sie in den folgenden Dateien:

VCS* und VCS MX* Simulationsskript finden Sie in folgendem Pfad:

/example_testbench/run_vcs.sh

ModelSim* und Questa* Simulationsskript finden Sie in folgendem Pfad:

/example_testbench/run_vsim.do

Die Simulationstestbench-Datei finden Sie im folgenden Pfad:

/example_testbench/basic_avl_tb_top.sv

Die von Quartus generierte __z1577a_.mif-Datei finden Sie im folgenden Pfad:

/hardware_test_design/__z1577a_.mif

Der F-Tile Ethernet-Intel FPGA Hard IP mit IEEE 1588 PTP Designbeispiel setzt standardmäßig das Ziel auf x0_y0_n0 im Simulationstestbench. Im Systemdesign, bei dem die Kachel-x0_y0_n0 nicht vorhanden ist oder nicht die ausgewählte Kachel ist, muss der im Testbench definierte Wert manuell geändert werden.

Hinweis 2:

Der Standardwert des Parameter LOG2_MRK ist für F-Tile Ethernet Intel FPGA Hard IP Varianten auf 4 gesetzt, ohne dass IEEE 1588 PTP und FEC aktiviert sind.

Die Intel Quartus Prime Pro Edition Software v21.2 unterstützt nur einen einzigen LOG2_MRK Parameterwert für eine gesamte F-Tile. Bei der Arbeit mit einem Design mit mehreren Instanzen der F-Tile Ethernet-Intel FPGA Hard IP, die unterschiedliche LOG2_MRK Werte erfordern und auf einer einzelnen F-Tile platziert werden, muss die Simulation für jeden LOG2_MRK Wert wiederholt werden, um die Ergebnisse der F-Tile Ethernet-Intel FPGA Hard IP Instanzen zu erfassen, auf die LOG2_MRK Parameter korrekt eingestellt wurde.

F-Tile Ethernet Intel FPGA Hard IP Instanzen mit dem falschen LOG2_MRK Parameterwert funktionieren nicht wie erwartet.

Hinweis 3:

Wenn Sie ein Multi-Kachelsystem-Design simulieren möchten, stellen Sie bitte sicher, dass Schritt 2 und 3 der Problemumgehung nur für die mit F-Tile Ethernet-Intel FPGA Hard IP verknüpften Tile-Intel FPGA Hard IP mit aktiviertem IEEE 1588 PTP und FEC implementiert sind.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 22.1 behoben.