Beschreibung
Basierende Taktfrequenz auf Distributed-Sector-Ebene in Intel® Stratix® 10 oder Intel® Agilex™ 7 Geräten führt zu einer Hyper-Retiming-Einschränkung für alle Pfade, die von einem Taktsektor in einen anderen wechseln, was zu einer Leistungsverschlechterung führen kann. Distributed Sector Level-basiertes Clock-Gating wird daher nicht für Hochfrequenz-Clock-Domains oder große Designs empfohlen, die über mehrere Taktsektoren hinweg implementiert werden und auf Hyper-Retiming basieren.
Lösung
Diese Einschränkung für Hyper-Retiming wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software entfernt.