Artikel-ID: 000087360 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.07.2018

Warum leitet der Stratix® 10 PCIe* IP Core einen Latch ab, wenn er im Root-Port-Modus verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei Verwendung des Stratix® 10 PCIe* IP Core im Root-Port-Modus wird während der Analyse und Synthese die folgende abgeleitete Latch-Warnung ausgegeben:

    Warnung (13228): Verilog HDL- oder VHDL-Warnung bei altera_pcie_s10_rp_reg.sv(368): für Netto-eop_cycles abgeleitet[3]

    Dieses Problem wurde als Fehler bestätigt.

    Lösung

    Es gibt keine Problemumgehung für dieses Problem.

    Dieses Problem wurde ab der Quartus® Prime Pro Edition Software Version 18.1 behoben

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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