Artikel-ID: 000087219 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.05.2013

Arria V und Cyclone V Hard IP für PCIe IP Core zyklus nicht durch Gen1- und Gen2-Datenraten in CBB-Tests

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Bei der Durchführung des TX-Augentests als Teil des PCI-Express Compliance Base Board (CBB)-Tests, die Arria V und Cyclone V hart IP für PCIe zyklus nicht über die Gen1- und Gen2-Datenraten.

    Lösung

    Dieses Problem wurde in Version 13.0 der Harten IP für PCI behoben Express-IP-Cores.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Arria® V FPGAs und SoC FPGAs
    Cyclone® V FPGAs und SoC FPGAs

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