Der folgende Fehler kann in einem Projekt angezeigt werden, das zwei unabhängige externe Speicherschnittstellen implementiert, Intel® Cyclone®10 DDR3 IP in I/O-Banken in der gleichen I/O-Spalte platziert ist, die ein Reset-Signal teilen, das mit ihren global_reset_n Ports verbunden ist, aber keine Taktfrequenzen teilt:
Fehler(18090): Externe Speicher- und PHYLite-Schnittstellen müssen gemeinsame Takt- und Reset-Signale teilen, wenn sie auf dieselbe I/O-Spalte beschränkt sind. Die folgenden widersprüchlichen Signale wurden gefunden:
Info(18087): Signal: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
Info(18087): Signal: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
In dieser Konfiguration müssen die DDR3 IP global_reset_n Ports mit dem gleichen Reset-Signal verbunden sein. Beachten Sie, dass DIE DDR3-Taktfreigabe (PLL-Referenz- oder Kerntaktfrequenz) optional ist.
Um diesen Fehler zu umgehen:
- Stellen Sie sicher, dass die Intel® Cyclone® 10 DDR3 IP-Parameterdiagnose > Beispieldesign > In-System-Sources-and-Probes (ISSP) nicht ausgewählt ist.
- Wenn es eine ISSP-Zuweisung in der .qsf-Projektdatei wie unten gezeigt gibt, kommentieren Sie sie oder löschen Sie sie.
set_global_assignment -Name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"
Die Aktivierung von ISSP in einem Projekt führt dazu, dass die DDR3 IP-Reset-Signale von der Intel Quartus® Prime Pro Edition Software als unterschiedlich interpretiert werden, selbst wenn sie mit der gleichen Signalquelle verbunden sind.