Die Intel® FPGA IP Interlaken (2. Generation) auf die Intel® Stratix® 10 H-Tile oder E-Tile abzielen, unterstützt nur eine bestimmte Anzahl von Datenraten- und Referenztaktoptionen in der IP Parameter Editor GUI.
Um dieses Problem zu umgehen, sollten Sie die folgenden Schritte durchführen, um die Datenrate und die Transceiver-Referenztaktfrequenz auf einen etwas anderen Wert zu variieren, sobald die Interlaken (2. Generation) Intel® FPGA IP Beispieldesigns festgelegt wurde, wobei die Intel® Stratix® 10 H-Tile oder E-Tile generiert wurde.
Schritte zur Änderung der Datenrate/Referenztaktfrequenz bei der Ausrichtung auf Intel® Stratix® 10 E-Tile:
- Fügen Sie <>/uflex_ilk_0_example_design/example_design/quartus/example_design.sdc die folgende Zeile hinzu.
create_clock -name pll_ref_clk -period " MHz" [get_ports pll_ref_clk]
- Ändern Sie die folgenden Einstellungen im Namen /uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_etile_2101/ilk_uflex_ip_parameters_.tcl
[Zeile 12] Diktiersatz native_phy_ip_params pma_tx_data_rate_profile0 ""
[Zeile 13] Diktiersatz native_phy_ip_params pma_rx_data_rate_profile0 ""
[Zeile 28] Diktiersatz native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0 ""
[Zeile 30] Diktiersatz native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0 ""
Schritte zur Änderung der Datenrate/Referenztaktfrequenz beim Targeting auf Intel® Stratix® 10 H-Tile:
- Fügen Sie <>/uflex_ilk_0_example_design/example_design/quartus/example_design.sdc die folgende Zeile hinzu.
create_clock -name pll_ref_clk -period " MHz" [get_ports pll_ref_clk]
- Ändern Sie die folgenden Einstellungen im Namen /uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_htile_1921/ilk_uflex_ip_parameters_.tcl
[Zeile 13] Diktiersatz native_phy_ip_params set_data_rate_profile0 ""