Artikel-ID: 000087204 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.11.2011

Für DDR2- und DDR3-SDRAM-Controller mit UniPHY, Designs ohne Leveling-Fail in Stratix-V-Geräten

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie auf Stratix V-Geräte mit einem IP-Kern ohne Leveling abzielen, das Design schlägt fehl.

    Lösung

    Deaktivieren Sie die DM-Pins, um dieses Problem zu beheben. Die MegaWims Schnittstelle unterstützt kein Design ohne Leveling für Stratix V Geräte (die Option ist deaktiviert), aber Sie können einen Stratix generieren V-Design mit Leveling.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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