Kritisches Problem
Beschreibung
Die Häufigkeit von coreclkout wird falsch gemeldet
für die Stratix V Hard IP für PCI Express IP Core, wenn das ATX PLL
wird in Gen1-Geräten verwendet. Die Quartus II Software meldet eine Frequenz
denn coreclkout das ist die Hälfte der tatsächlichen Frequenz.
Lösung
Die Problemumgehung besteht darin, die folgende Synopsys Design Constraint hinzuzufügen
(SDC) für coreclkout:
create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Wenn TimeQuest beispielsweise eine 16-ns-Taktfrequenz meldet, lautet die SDC:
create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]